考前準備說明
參考書目
- 陳益誠、林貝儒、戴毓廷 (2012)。 Full-Customer IC Design Concepts。國家實驗研究院台灣半導體研究中心教育訓練 課程講義，未出版，新竹
- 李博明、唐經洲 (2012)。 VLSI設計概論/實習。新北市：高立。 ISBN 9789864128549
- Alan Hasting (2006), The art of analog layout (2nd ed.), Upper Saddle River, NJ : Pearson/Prentice Hall, 2006. ISBN 0-13-129329-X
- Baker, R. Jacob (2010), CMOS: Circuit Design, Layout, and Simulation (3rd ed.), Wiley-IEEE Press, 2010. ISBN 978-0-470-88132-3
- Christopher Saint, Judy Saint (2002), IC Mask Design: Essential Layout Techniques, McGraw-Hill, 2002. ISBN 0-07-138996-2
主辦單位將於考前提供兩題題庫供考生練習
113 年度產發署智慧電子學院開設之半導體產業相關養成班、核心實務學程學員免費。
1. 瞭解半導體佈局設計上的專業知識與熟悉使用相關 EDA Tool 的技巧，以具備獨立完成完整半導體佈局設計及驗證之基本能力為主要目的。
2. 提供各類半導體佈局課程最終的學習成效評量。
1. 在學學生：大專以上在學學生
2. 業界人士：欲取得半導體佈局設計專業能力認證，如參與各類半導體佈局設計相關培訓課程學員；已經或想要從事半導體佈局設計相關產業之工程師，如：IC 佈局工程師、IC 設計工程師。
佈局題：
考生需在考試時間內全數完成以下四項條件即為通過；若有一項以上(或多項)未達成標準則為不通過。
佈局題評分四項條件為：
1. 佈局面積：符合題目所要求之面積條件
2. 佈局長寬比：符合題目所規範之長寬比例條件
3. DRC 驗證完成且完全無誤
4. LVS 驗證完成且完全無誤
除錯題：
考生需在考試時間內，按題目之描述將已知的佈局檔匯入，並將各題佈局檔的 DRC、LVS 錯誤找出進行修正，最後完成驗證，再分別匯出 DRC、LVS正確無誤之佈局檔與相關驗證結果。
除錯題以解決原始題目的 DRC、LVS 錯誤為主，若考生因解決題目錯誤而額外產生其他 DRC 或 LVS錯誤，將按照額外產生的錯誤數量進行扣分(每多一個額外錯誤扣 1 分)，僅扣至該題 0 分為止。
1. 製程資料(TSRI Virtual 0.18um CMOS Technology)，不提供PDK Library, P-cell, M-cell,等功能，所有元件(device)， 包含電晶體、電阻、電容等均需自行繪製。
2. 術科考試時，需自行於Terminal 視窗以指令方式開啟佈局軟體
3. 術科佈局題考試時，考生最後須將佈局(Layout)匯出(Stream-out)成為GDS 檔案。
4. 術科除錯題考試時，考生需將考題之GDS 檔案，匯入(Stream-in)佈局軟體內。
5. 佈局題考試時，考題不僅限於繪製電晶體元件，可能包含製程資料(TSRI Virtual 0.18umCMOS Technology)所提供之電容、各類電阻等元件，請於考前自行練習相關元件佈局繪製方式。
初階認證考試：筆試成績需達70分以上，術科(初階)實作成績需達70分以上，可取得初階授證資格。
進階認證考試：筆試成績需達85分以上，術科(進階)實作成績需達70分以上，可取得進階授證資格。